时序逻辑电路的设计要点： ①只有时钟信号和复位信号可以放在敏感列表里； ②使用非阻塞赋值，即使用"<="; ③无需对所有分支进行描述，对于未描述的分支，变量将保持原值； ④如果敏感列表中，有一个信号...
数电第二周总结_CC 重点： 模块实例化、仿真测试、数值表示、参数、表达式、 模块实例化端口连接方法： A.顺序端口连接：需严格按照模块定义时的顺序 B.明明端口连接：对端口信号顺序不做要求 Ex-1 //通过例化...
Lab7_时序逻辑验证 一、简易电子时钟 功能描述： 设计一简易电子时钟，支持时、分、秒显示，其中HEX7-HEX6显示时，HEX5-HEX4显示分，HEX1-HEX0显示秒，假设进制为：18秒=1分钟；13分钟=1小时；9小时=1天。 设计...
数电第四周周结 1.赋值语句 基本概念： 连续赋值： 1.连续赋值不能出现在过程块（如initial,always）中间； 2.连续赋值语句之间是并行的； 3. 只能对wire型变量进行赋值。 过程赋值-阻塞赋值： 1.操作符...
数电第一周总结 重点：Verilog建模方式 结构级建模： 需基于电路原理图 module mux( input data0, input data1, input sel, output out); wire sel_n, and_out...
主要内容：Modelsim和Quartus的使用坑点 Modelsim： 新建Project： 在每新建一个verilog文件时，均需要添加一project的独立路径，否则不同文件之间会相互影响！ 编写.v文件：包括源文件和testbench文件 仿真...
基本知识： 1、有限状态机的分类： Moore型：输出仅与电路的状态有关； Mealy型：输出与当前电路状态和当前电路输入有关。 2、有限状态机的描述方法： 状态转换图：节点：状态（Moore输出）； 边：由一个状...
一、通用双向移位寄存器： 功能描述： 4位的双向移位寄存器，含控制输入端（ctrl）、串行输入端（Dsl、Dsr)、4个并行输入端和4个并行输出端，要求实现5种功能：异步置零、同步置数、左移、右移和保持原状态不变...
数电第五周周结_by_yc 基本要点： 组合逻辑电路的行为特点、经典组合逻辑电路的设计、PPA优化 组合逻辑电路设计要点： ①敏感变量列表应包含所有会影响输出的控制量； ②条件语句的完全描述，当电路中的条件...
