假如主驱动时钟频率很高，因为要一个周期输出，仿真时间过长，仿真速度慢是自然。
但是仿真中，并不是每个驱动周期都是必要的，这时可以使用force命令把想要的信号提前制造出来。
事实上，对于使用到PLL的模块，假如分频系数很大，完全可以用force的方法得到PLL输出，而把高速的输入时钟忽略掉。
Modelsim中，信号的最终信号名可能与rtl中的有差异，信号路径可能很长，可以使用以下小技巧快速定位信号的位置：
(1) 在rtl中用 /*systhesis keep*/ 保留希望观察的wire信号；
(2) 第一次把观测信号放到波形窗口后，把相关 add wave 命令拷贝到 .do文件；
(3) 在 .do中 echo add wave命令，这样做的目的是把相关信号的路径打印出来；
(4) 假如嫌打印的信息可能太多，还可以在信号上点右键，使用Modelsim GUI自带的force功能，这样也能看到相关信号的force格式和路径；
(5) force一些常用格式：
force signal_name value;
force {sim:… } 0 0ns, 1 100ns –repeat 200ns
…
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