基于Verilog的奇数偶数小数分频器设计

今天呢，由泡泡鱼工作室发布的微信公共号“硬件为王”（微信号：king_hardware）正式上线啦，关注有惊喜哦。在这个普天同庆的美好日子里，小编脑洞大开，决定写一首诗赞美一下我们背后伟大的团队，虽然连上我只有两个人，但丝毫不影响我们的工作热情和创业野心。合抱之木，生于毫末；九层之台，起于垒土；千里之行，始于足下！

首先小编在这里分享一个基于Verilog语言的分频器设计，该分频器实现了奇数、偶数、小数（0.5）分频，可综合，能跑700M左右的时钟，基本能够满足大部分应用需求。

一：背景

前天，组长交待一个任务，关于光纤通道时钟同步模块的设计。里面需要用到一个10M的时钟，而我的PCIe时钟为125M，所以需要一个12.5分频的分频器。小编偷懒从网上搜了一个，代码简洁，行为仿真也没问题，直接就用上了。昨天组长调用我的设计，发现综合出现了问题，一查代码，把我批了一通，还暂时取消了我带小弟的资格，原因就出在这分频器上。

二：问题代码分析

 module divf #

 (    parameter N =  ,    // 分频数

      parameter state=     //奇偶分频为0，半分频为1

 )

 (

 input                 clr,

 input                 clk,

 output                clkout

 );

 reg [:]  M;

 reg [:]  count;

 always@(posedge clk or negedge clk)

 begin

 case(state)

   :begin

       if(!clr) count<=*N-;

       else if(count==*N-)

                  begin

                        count<=;

                        M<=;    //只on一个clk

                  end

            else count<=count+;

     end

   :begin

       if(!clr) count<=*N;

       else if(count==*N)

                  begin

                        count<=;

                        M<=N+;

                  end

            else count<=count+;

     end 

    default:;

 endcase

 end

 assign clkout=(count<M)?:;

 endmodule

看到这样的代码，像我一样的菜鸟见了都会怦然心动，但仔细分析，问题就出来了。

① always@(posedge clk or negedge clk)

触发器(FF)一般是上升沿触发，我做过实验，即使想要下降沿触发，布局布线后也会有一个反相器反相后用上升沿去触发。若同时使用上升沿和下降沿触发，例如always@(posedge clk or negedge clk)，布局布线后等效于always@(posedge clk)。所以上面这种写法，若不是采用特定器件如ODDR，是很难完成上下时钟沿都采数据的（应该还有别的方法，请大牛不吝赐教）。所以如果用在高速时钟上，建议不要采用这种写法。

② assign clkout=(count<M)?1:0;

组合逻辑输出问题，如果时钟频率较高，100M以上，组合逻辑的延时很有可能超过时钟的建立时间，会产生毛刺，所以我们一般都要求寄存器打一拍输出。上面这个例子中，clkout=(count<M)?1:0; 比较器是个延时比较多的器件，所以对时钟要求高的情况下不能使用。

三：解决方案

① 使用两个always块，但两个always块不能对同一变量进行操作。

Always@（posedge clk） begin  … end

Always@（negedge clk） begin  … end

或者使用锁相环产生两个频率相同，相位差180度的clk，然后在每个上升沿输出

Always@（posedge clk1） begin  … end

Always@（negedge clk2） begin  … end

② 针对组合逻辑输出问题，能避免使用则避免使用，如果非要使用，也只能使用足够简单的组合逻辑，比如与或非逻辑。

四：代码示例

说明：用一个大case分三类讨论，看上去很挫，实际是为了裁剪方便。

代码功能：完成奇数分频和偶数分频，占空比50%。完成n+0.5分频，占空比无要求。

 module divf #

 (    parameter Div_num =  ,    // 分频数

      parameter state=        //半分频为0，奇数分频为1，偶数分频为2

 )

 (

 input                 clr,

 input                 clk,

 output                Div_clk

 );

 reg [:]  count;

 case(state)

 :   begin  //ji_shu

           reg         pos_clk;

           reg         neg_clk;

           always@(posedge clk or negedge clr)

           if(!clr)                     count<=;

           else if(count== & pos_clk)  count<=Div_num/-;

           else if(count==)            count<=Div_num/;

           else                         count<=count-;

           always@(posedge clk or negedge clr)

           if(!clr)                     pos_clk<=;

           else if(count==)            pos_clk<=~pos_clk;

           else                         pos_clk<=pos_clk;

           always@(negedge clk or negedge clr)

           if(!clr)                     neg_clk<=;

           else                         neg_clk<=pos_clk;

           assign Div_clk = pos_clk & neg_clk;

      end

 :   begin  //ou_shu

           reg          Div_clk1;        

           always@(posedge clk or negedge clr)

           if(!clr)                     count<=;

           else if(count==)            count<=Div_num/-;

           else                         count<=count-; 

           always@(posedge clk or negedge clr)

           if(!clr)                     Div_clk1<=;

           else if(count==)            Div_clk1<=~Div_clk1;   

           assign Div_clk = Div_clk1;

      end  

 :   begin   //ban_fen_pin

           reg         count_div;

           reg         count_div2;

           wire        clk_half;

           assign  clk_half = clk^count_div2;

           always@(posedge clk_half or negedge clr)   //模Div_num 计数

           if(!clr)                       count<=;

           else if(count== Div_num-)      count<=;

           else                         count<=count+; 

           always@(posedge clk_half or negedge clr)   //模Div_num 计数

           if(!clr)                       count_div<=;

           else if(count== Div_num-)      count_div<=;

           else                         count_div<=;  

           always@(posedge count_div or negedge clr)   //对count_div二分频

           if(!clr)                       count_div2<=;

           else                         count_div2<=~count_div2;  

           assign Div_clk = count_div;

      end

 endcase    

 endmodule

五：仿真代码及结果

 module test_divf;

 reg clk;

 reg clr;

 wire Div_clk;

 always # clk=~clk;

 initial

 begin

  # clr=;clk=;

  # clr=;

  //#1000 $stop;

 end

 divf #

 (

    .Div_num    (                      ),

    .state      (                      )

 )divf(

    .clr        (         clr           ),

    .clk        (         clk           ),

    .Div_clk    (        Div_clk        )

 );  

 endmodule            

仿真结果

Div_num=5，state=1，实现5分频

Div_num=6，state=2，实现6分频

Div_num=6，state=0，实现5.5分频

六：总结

看到这个时候，如果您还记得我在开头说过要作一首诗，那么请您一定要关注“硬件为王”这个微信公共号（二维码见最下方），因为您是不折不扣的逻辑设计分析师。如果您已经忘了这个事了，很可能您只是百度进来抄代码的，那也请您关注“硬件为王”，因为我们会定期放出一些有用的代码和相关知识，上百度找总不如直接推送到手机上来的方便吧。

谢谢各位看官，请求大家多多支持并随时给我们提出宝贵意见！

基于Verilog的奇数偶数小数分频器设计的相关教程结束。